MOSFET的导通电阻（\(R_{DS(on)}\)）是指MOSFET处于导通状态时漏极与源极之间的电阻，是影响导通损耗和发热的重要参数。导通电阻（\(R_{DS(on)}\)）会随着栅极-源极电压（\(V_{GS}\)）、漏极电流（\(I_D\)）、结温（\(T_J\)）等条件而变化，通常随温度升高或\(V_{GS}\)降低而增加。特别是在电源电路和电机控制电路等大电流应用中，\(R_{DS(on)}\)的差异与损耗、温升息息相关，因此掌握技术规格书的解读方法和估算步骤至关重要。本文将介绍\(R_{DS(on)}\)的解读方法、导通损耗的计算方法以及根据用途选择器件的要点。
MOSFET的导通电阻与导通损耗的关系
MOSFET的导通电阻（\(R_{DS(on)}\)）是估算导通时损耗的基准。相比之下，双极结型晶体管（BJT）作为饱和开关使用时，其导通时的损耗主要由集电极-发射极间的饱和电压（\(V_{CE(sat)}\)）决定。而MOSFET在导通状态下会像电阻一样工作，因此其损耗会与电流的平方成正比增加。下面列出了损耗表示方式的差异。
MOSFET与BJT的损耗表示方式差异
双极结型晶体管（BJT）在作为开关使用并处于饱和状态时，其导通时的导通损耗可通过以下公式计算得出。
集电极损耗： \(P_C=V_{CE(sat)} ×I_C\)
对于MOSFET而言，在导通状态下，其漏极-源极间作为电阻（\(R_{DS(on)}\)）工作，因此导通时的导通损耗可通过以下公式近似计算。
导通损耗： \(P_D≈I_D^2×R_{DS(on)}\)
这种损耗以热的形式在MOSFET内部产生，并通过封装和电路板散发出来。因此，\(R_{DS(on)}\)越小，导通损耗就越低，从而更容易抑制发热量。需要注意的是，实际的温升，还会受到元器件温度、电路板设计、散热条件、开关频率等因素的影响。
导通电阻（\(R_{DS(on)}\)）的电气特性
结合测量条件（\(V_{GS}\) / \(I_D\) / \(T_J\)）进行解读
导通电阻\(R_{DS(on)}\)并非固定值，其值会随栅-源电压（\(V_{GS}\)）、漏极电流（\(I_D\)）、结温（\(T_J\)）等条件的变化而改变。技术规格书中记载的\(R_{DS(on)}\)必然与其测量条件相应出现，因此在设计时需要在这些相同条件进行比较，并结合实际运行环境预留充足的裕量。
\(V_{GS}\)和\(I_D\)引起的导通电阻变化：用于损耗计算的\(R_{DS(on)}\)的选择方法
如上述特性曲线所示，导通电阻随栅-源电压的升高而减小。另外，即使在相同的栅-源电压条件下，导通电阻也会随漏极电流的变化而变化。在计算损耗时，应使用与实际施加的栅-源电压（\(V_{GS}\)）和预期漏极电流（\(I_D\)）相近条件下的导通电阻\(R_{DS(on)}\)。当技术规格书中给出多个\(V_{GS}\)条件时，应以最接近实际栅极驱动电压（例如：4.5V/5V/10V）条件的值或特性曲线为基准。
电阻区（欧姆区）的近似公式及其与导通损耗的关联
当MOSFET处于导通状态并作为电阻工作时，在漏-源电压（\(V_{DS}\)）相对较小的区域（电阻区，也称欧姆区），可以使用以下近似公式。
\(R_{DS(on)} ≈ \displaystyle\frac{V_{DS}}{I_D} \)
下面将使用该\(R_{DS(on)}\)估算导通损耗（电流变化时，使用有效值IRMS）。
\(R_{DS(on)}\) 随温度升高而增大
\(R_{DS(on)}\)也会随温度而变化。通常温度升高时\(R_{DS(on)}\)会增大（呈现正温度系数），因此在计算损耗时需要考虑到工作时的温升。
技术规格书中的值（typ/max）及设计裕量的取法
在电气特性表中，通常会同时给出\(R_{DS(on)}\)的typ（典型值）和max（最大值）。在进行损耗和温升设计时，原则上以最大值（max）为基准，并在此基础上，结合温度特性（\(R_{DS(on)}\)的温度依赖性）考虑到预期结温（\(T_J\)）下的增加量，以确保设计更安全。典型值（typ）可以作为衡量“该产品易于实现多低的电阻”的参考指标，但在需要考虑量产差异和高温劣化的应用场景（最差条件下的损耗计算）中，不建议直接使用典型值。
导通损耗的实际计算方法（结合占空比和温度）
基本公式：导通损耗为 \(I^2\) × \(R_{DS(on)}\)
MOSFET的导通损耗，基本上可以通过下列公式求得：
\(P_D =I^2×R_{DS(on)} \)
其中，I表示在导通状态下流经MOSFET的电流。
结合占空比和有效值（IRMS）计算平均损耗
在电路设计中，未必总是在恒流恒压状态下工作（直流电路）。在进行PWM驱动或断续工作时，需要考虑到MOSFET导通时间所占的比例（占空比）。因此，平均导通损耗可通过下面的公式求得：
\(P_{avg} =I^2×R_{DS(on)} ×D\)
其中，D表示占空比（导通比率）。在直流工作状态下，D=1（100%）。
另外，如果电流发生变化，则应使用导通期间所流过电流的有效值（IRMS），通过下面的公式求得：
\(P_{avg} =I_{RMS}^2×R_{DS(on)} ×D\)
温升导致的\(R_{DS(on)}\)增加的部分，通过“温度系数k”进行补偿
在实际电路中，MOSFET自身的发热会导致结温（\(T_J\)）上升，从而使导通电阻大于规格书中的值（通常在25℃下测得）。要想正确估算损耗，需要参考技术规格书中的温度特性，将\(R_{DS(on)}\)的增加视为“温度系数k”，并采用以下公式进行计算：
\(P_{avg(“实际工作” )}\ =I_{RMS}^2×R_{DS(on)} ×D×k\)
温度系数 (k) 可根据技术规格书中的温度特性图表，按下面的公式进行估算。
例如，如果25℃时的\(R_{DS(on)}\)为10mΩ，实际工作温度100℃时的\(R_{DS(on)}\)为15mΩ，则：
\(k=\displaystyle\frac{15}{10}=1.5\)
在实际设计中，需要适当考虑“占空比”和“温度系数”来计算导通损耗。
将安装电阻和自发热（热阻）纳入估算
在估算导通损耗时，不仅需要考虑MOSFET的\(R_{DS(on)}\)，由安装产生的串联电阻（如电路板布线、过孔、连接器等）有时也不容忽视。在mΩ级的应用中，电路整体的导通损耗通常可以作为合成电阻进行估算，即\(P\) ≈ \(I_{RMS^2}\) ×（\(R_{DS(on)}\)＋R布线）× D，这样与计算出的值与实际设备的实测值之间的偏差会更小。
另外，要想正确选择温度系数k，首先需要估算出工作时的\(T_J\)（结温）。最简单的方法是以环境温度T<sub>A</sub>为基准，通过 \(T_J\) ≈ T<sub>A</sub> + Ptotal × RθJA（或者如果已知外壳温度TC，则使用TJ ≈ TC + Ptotal × RθJC）来估算。这里的Ptotal是指总损耗，不仅包括导通损耗，还包括开关损耗。
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- 首先，根据25℃附近的\(R_{DS(on)}\)（技术规格书）计算导通损耗，如有必要再加上开关损耗，得出P_total。
- 接下来，根据P_total和热阻Rθ来估算TJ。
- 最后，根据温度特性更新为对应TJ的\(R_{DS(on)}\)（温度系数倍率k），并在必要时重新计算P_total。
像这样通过哪怕一次“损耗→温度→\(R_{DS(on)}\)”的迭代收敛，就能更轻松地获得包含温升在内的设计裕量。
不能仅凭导通电阻做选择：导通损耗与开关损耗的权衡
降低 \(R_{DS(on)}\) 容易导致 \(Q_g\) 和寄生电容增加
降低导通电阻（\(R_{DS(on)}\)）可以减少导通损耗（\(I^2R\)），但在某些应用中，开关损耗的影响也不容忽视。通常，降低导通电阻往往伴随着芯片面积的增加，这最终会导致栅极电荷\(Q_g\)和寄生电容增加，从而可能引起开关损耗和栅极驱动损耗上升。
通过\(R_{DS(on)}\)×\(Q_g\)（或 \(R_{DS(on)}\)×\(Q_{gd}\)）权衡考量
尤其在开关频率较高的电源电路中，不应仅关注\(R_{DS(on)}\)，还应通过诸如\(R_{DS(on)}\)×\(Q_g\)（或\(R_{DS(on)}\)×\(Q_{gd}\)）这类指标来看“导通损耗与开关损耗的平衡”，这样更容易选择总损耗最小的器件。导通电阻最小的器件，未必能使电路整体的损耗最小，这是实际应用中的关键点。
封装对导通电阻值的比较
芯片尺寸（表面积）与封装尺寸的关系
经常听到“封装越大导通电阻越小”的说法，但这里起主要作用的并非“封装表面积本身”，而是该封装中能容纳的硅芯片（Die）的有效面积。由于功率MOSFET采用的是大量单元并联的结构，因此芯片面积越大，电流路径的并联数量就越多，最终导致\(R_{DS(on)}\)更容易降低。
另外，技术规格书中记载的\(R_{DS(on)}\)并非仅指硅芯片内部的电阻，而是测量自漏极引脚至源极引脚的电流路径中所包含电阻的总和（引脚间电阻）所得的值。也就是说，其中包括芯片内部的沟道电阻、漂移层电阻、金属布线电阻，以及封装侧的引线框架/键合线（或铜夹片）和引脚焊盘的电阻，所有这些的总和。因此，如果封装改变，不仅可容纳芯片面积的上限会改变，而且受封装自身的电阻和散热性能两个方面的影响，\(R_{DS(on)}\) 也会发生变化。
大电流应用中引脚结构和布局（开尔文源极）的作用
在mΩ级的大电流开关中，由于电路板布线和封装的电感（封装寄生电感（公共源极电感）的影响，源极电位会发生波动，从而导致表象上\(V_{GS}\)下降，导通状态恶化。为抑制这一影响，有效的方法包括采用支持开尔文源极的封装（可将功率源极引脚与栅极驱动基准源极分离），以及将栅极反馈（源极）布线从电源环路中分离出来的布局设计。在评估时不仅要关注\(R_{DS(on)}\)的数值指标，还需综合考量引脚结构和实际安装便利性，这样才能有效减少实际安装后的性能波动。
